目前數(shù)字示波器多采用DSP、內(nèi)嵌微處理器型FPGA或微處理器+FPGA架構(gòu)。雖然內(nèi)嵌微處理器型FPGA靈活性強，可以充分進行設(shè)計開發(fā)和驗證，便于系統(tǒng)升級且FPGA外圍電路簡單。但是該類型FPGA屬于高端FPGA，價高且供貨渠道難得，不適合低成本的數(shù)字示波器使用。若單獨使用DSP，雖然其數(shù)據(jù)處理能力強大，運行速度較高，但DSP的控制能力不突出，且數(shù)字示波器的采樣率越來越高，DSP內(nèi)部不能做數(shù)據(jù)流降速和緩存，當設(shè)計采用高實時采樣率的 ADC，就得選用頻率更高且內(nèi)部存儲資源更豐富的DSP，而此類DSP一般都價格昂貴，同樣不適合低成本的數(shù)字示波器使用。因此，微處理器+FPGA架構(gòu)的方案是本設(shè)計首選。微處理器+FPGA架構(gòu)的數(shù)字示波器的系統(tǒng)結(jié)構(gòu)圖