指標要求與方案分析
    具體指標如下：
    頻率范圍：9．87～10．47 GHz
    頻率步進：30 MHz
    相位噪聲：≤-93 dBc／Hz@1kHz
    雜散抑制：≤-60 dBc
    跳頻時間：≤50μs
    根據(jù)所列指標，如果采用直接模擬式雖然相噪、雜散、跳頻時間等指標得以保證，但由于所需設(shè)備量大，導(dǎo)致體積大、成本高。DDS+PLL合成方式包括DDS激勵PLL的方式、DDS內(nèi)插入PLL做分頻器以及DDS與PLL混頻的方式。DDS激勵PLL做分頻器的方式由于DDS最大輸出頻率不高，需要多次倍頻從而惡化相噪，難以滿足系統(tǒng)要求DDS與PLL環(huán)外混頻的方式由于輸出信號的帶寬和雜散主要取決于DDS而難以滿足系統(tǒng)要求，而DDS內(nèi)插PLL作為分頻器的方式得到的信號雜散較低，頻率分辨率小且能做到較寬的頻帶，但是時鐘頻率較高的DDS價格昂貴。采用鎖相環(huán)合成，雜散性能與相位噪聲性能較好，可實現(xiàn)的工作頻帶寬，但頻率切換速度較慢，跳頻時間較長。由于系統(tǒng)并沒有對頻率切換速度提出過高要求，因此從價格方面考慮，我們采用鎖相頻率合成技術(shù)，基于低相噪鎖相環(huán)芯片HMC704LP4設(shè)計該跳頻源。